课程时长:35040小时0分钟

SystemVerilog断言 理论和实践

SystemVerilog断言 理论和实践

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199学点
开学:2016-02-14 21:05   |   结束:2020-02-13 21:05
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课程介绍:

启芯学堂SystemVerilog Assertion

课程简介

   SystemVerilog Assertion是针对数字电路设计和验证技术初/中级学员的课程,是数字电路设计    和验证工程师必须掌握的一项ASIC/SoC设计验证技能。该课程不仅是对SystemVerilog                Assertion的语法描述,更重要的是对SystemVerilog Assertion技术的理论和用法的归纳,总结    和升华,通过SystemVerilog Assertion课程的学习可以快速成为一名合格的IC设计和验证工程      师,构建基于SystemVerilog Assertion的RTL设计和验证平台,熟练掌握Assertion语义语法,    进而为掌握IC高级设计和验证技术打下坚实的基础。

开课时间

 

课程时长

  14学时(每学时45分钟)

课程对象

   本课程适合于使用SystemVerilog Assertion进行科研和ASIC设计和验证的具有初/中级水平的学    生和工程师,也适合于有志于从事ASIC设计和验证工作,期望进入ASIC设计和验证领域的相关    人员。参加学习的学员需要具有数字电路的基础知识并掌握数字逻辑仿真技术,即可完成本课    程的学习。

课程费用

  199

课程资料

  课件(纸质),实验手册(纸质),实验代码,视频教程

授课方式

  视频

课程讲师

  Kris

课程大纲

  1.  SystemVerilog Assertion Methodology

  2.  SystemVerilog Assertion Type

  3.  SystemVerilog Assertion Checker Library and AIP

  4.  SystemVerilog Assertion Syntax

  5.  SystemVerilog Assertion Debugging

  6.  SystemVerilog Assertion Pattern

  7.  SystemVerilog Assertion Plan

  8.  SystemVerilog Assertion Coverage

  9.  SystemVerilog Assertion with VHDL

实验大纲

  Lab1. Assertion in interface and program

  Lab2: Assertion in module and binded with RTL design

  Lab3: Assertion debugging with DVE

  Lab4: Assertion in testbench

视频教程

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